Инженер по разработке RTL — SystemVerilog

О позиции

Инженер по разработке RTL будет заниматься разработкой сложных функциональных модулей для ASIC на Verilog/SystemVerilog. Ваша работа будет связана с использованием RTL-симуляторов и знанием архитектуры современных процессоров.

Чем вы будете заниматься

• Разработка сложных функциональных модулей для ASIC на Verilog/SystemVerilog.

Требования

• Опыт разработки RTL от 3 лет.
• Знание Verilog/SystemVerilog.
• Опыт использования RTL-симулятора от 3 лет (любой вендор).
• Опыт работы в Linux.
• Английский язык: чтение технической документации и переписка на технические темы.
• Опыт работы с системами контроля версий.

Будет плюсом

• Знакомство с make и скриптовыми языками (perl/python/tcl/shell).
• Опыт программирования на C/asm.
• Опыт работы с ПЛИС Altera и/или Xilinx и соответствующим ПО.
• Знакомство с методами формальной верификации, SVA.

Что мы предлагаем

• Формат: гибрид, офис (Москва, Санкт-Петербург, Нижний Новгород, Минск).
• Премии за регистрацию патентов и создание результатов интеллектуальной деятельности.
• Учебный портал с курсами и лекциями от внешних и внутренних экспертов, дополнительное профессиональное обучение, изучение английского, участие в конференциях.
• Лекторий с выдающимися экспертами: инженерами, учеными и исследователями.
• ДМС с первых дней работы, льготные условия страхования близких.
• Консультации юристов, психологов, экспертов по ЗОЖ и управлению финансами.
• Регулярные онлайн-встречи всей команды.