Инженер по UVM верификации — SystemVerilog и автоматизация тестирования@ Технологическая компания

О позиции

В российскую технологическую компанию требуется Инженер по UVM верификации. Вы будете заниматься планированием функциональной верификации и разработкой тестовых планов для IP блоков. Работа предполагает гибридный формат, с возможностью работать из офиса в Москве, Санкт-Петербурге, Нижнем Новгороде или Минске.

Чем вы будете заниматься

• Планирование функциональной верификации и разработка тестовых планов для IP блоков.
• Разработка верификационных окружений для разрабатываемых в компании IP блоков.
• Автоматизация процедуры тестирования с помощью скриптовых языков.
• Регрессивное тестирование в системах CI.
• Взаимодействие с разработчиками IP блока, архитекторами и программистами на всех этапах верификации.
• Подключение и настройка VIP для различных устройств и интерфейсов.
• Постановка на регрессионное тестирование.

Требования

• Опыт верификации и/или разработки RTL для FPGA или ASIC, не менее 3 лет.
• Знакомство с архитектурой хотя бы одного современного процессора.
• Уверенное владение RTL симулятором (любого вендора).
• Хорошее знание SystemVerilog и его ООП-подмножества.
• Владение скриптовыми языками (perl/python/tcl/shell scripting).
• Уверенное использование Linux.
• Знание английского языка на уровне чтения технической документации и ведения переписки на технические темы.

Будет плюсом

• Знакомство с UVM.
• Опыт программирования на ASM, C.
• Опыт работы с системами Continuous Integration.
• Знакомство с современными SoC интерфейсами (AXI, AHB, OCP, CHI).

Что мы предлагаем

• Конкурентная заработная плата, обсуждаемая на собеседовании.
• Социальный пакет, включая медицинскую страховку.
• Гибкий график работы.
• Возможность профессионального роста и развития.
• Работа в дружной команде профессионалов.
• Современные технологии и интересные проекты.
• Комфортный офис в центре города.