Тренер по VLSI-дизайну — обучение RTL-to-GDSII@ Freelanceroff

О позиции

Мы ищем опытного тренера по VLSI-дизайну, который будет обучать стажёров полному процессу проектирования от RTL до GDSII с использованием стандартных инструментов EDA. Ваша задача — разработать учебный план, проводить практические занятия и оценивать прогресс стажёров, чтобы они были готовы к работе в индустрии по окончании программы.

Чем вы будете заниматься

• Проводить структурированные обучающие сессии, охватывающие полный процесс RTL → GDS.
• Организовывать практические лаборатории с использованием лицензированных и открытых инструментов (Yosys, OpenROAD, OpenSTA, Magic и Sky130 PDK).
• Обучать программированию на HDL в Verilog / SystemVerilog с использованием методологии верификации UVM.
• Обучать стажёров концепциям STA с использованием OpenSTA / Synopsys PrimeTime (если доступно).
• Направлять стажёров в процессе подписания DRC / LVS с использованием Magic и Netgen.
• Вводить в курс дела по протоколам: AXI4, SPI, I2C, UART.
• Проводить занятия по скриптам на Python, TCL, Shell и Perl.
• Оценивать стажёров через задания, мини-проекты и тесты.
• Поддерживать ежедневные планы занятий, посещаемость и отчёты о прогрессе стажёров.
• Координировать с координатором стажировок настройку лабораторий, установку инструментов и расписание.

Требования

• Сильные навыки программирования на Verilog / SystemVerilog.
• Знание UVM (Универсальная методология верификации).
• Практический опыт работы с Yosys (открытый исходный код) и знание Synopsys Design Compiler (предпочтительно).
• Понимание временных ограничений, SDC и оптимизации площади/энергии.
• Практический опыт работы с физическим дизайном, включая планировку, размещение, CTS и маршрутизацию с использованием OpenROAD.
• Знание статического анализа времени с использованием OpenSTA или Synopsys PrimeTime.
• Опыт в DRC / LVS с использованием Magic + Netgen.
• Знание библиотек стандартных ячеек, LEF/DEF, SPICE моделей.

Будет плюсом

• Опыт работы с Efabless / Google Open MPW shuttle tapeout.
• Знание FPGA потоков (Vivado / Quartus).
• Знание технологий низкого энергопотребления (multi-Vt, clock gating, power gating).
• Опыт работы с инструментами формальной верификации (SymbiYosys, JasperGold).
• Предыдущий опыт работы с группами более 30 студентов/стажёров.

Что мы предлагаем

• Конкурентная зарплата от 750 до 1250 INR в час.
• Гибкий график работы и возможность удалённой работы.
• Возможность работать с современными инструментами и технологиями.
• Поддержка в обучении и развитии профессиональных навыков.
• Доступ к ресурсам и материалам для повышения квалификации.
• Работа в дружной команде профессионалов.
• Возможность участия в интересных проектах в области полупроводников.
• Поддержка в организации стажировок и практик для студентов.